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Mise en oeuvre de l'auto-reconfiguration partielle et dynamique sur FPGA Xilinx Virtex-II pro

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par Guy WASSI
Université Pierre et Marie Curie (Paris VI Jussieu) - Master informatique industrielle et systèmes automatisés 2005
  

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ABREVIATIONS

ASIC : Application-Specific Integrated Circuit BRAM : BlockRAM

CLB : Configurable Logic Blocks

CPU : Central Processing Unit

EDK : Embedded Development Kit FPGA : Field Programmable Gate Array GPP : General Purpose Processors ICAP : Internal Configuration Access Port LUT : Look Up Table

OPB : On-chip Peripheral Bus

RISC : Reduced Instruction Set Computer rSOC : reconfigurable System-On-a-Chip SOC : System-On-a-Chip

SOPC : System-On-a-Programmable-Chip

UART : Universal Asynchronous Receiver-Transmitter

UCF : User Constraints File

XPS : Xilinx Platform Studio

VHDL : Very High Speed Integrated Circuit Hardware Description Language

Liste des figures

Figure 1 : Exemple de Systèmes Embarqués 13

Figure 2 : Evolution des systèmes électroniques 13

Figure 3 : Implémentation temporelle vs implémentation spatiale 14

Figure 4 : Structure globale des FPGAs 17

Figure 5 : Un LUT (Look-Up-Table) 17

Figure 6 : Implémentation d'une fonction Y = ab + (non)C 17

Figure 7 : Structure interne d'un CLB 20

Figure 8 : Structure interne d'un Slice 20

Figure 9 : Bloc multiplieur et SelectRam 20

Figure 10 : Vue générale du Virtex-II Pro XVP7 20

Figure 11 : Structure générale du processeur PowerPC 405 21

Figure 12 : Les différents types de reconfiguration 23

Figure 13 : Reconfiguration partielle et dynamique du FPGA 24

Figure 14 : Vue en couche d'un FPGA 24

Figure 15 : Format d'adresse d'une Frame 27

Figure 16 : Adressage de la mémoire de configuration 27

Figure 17 : Port ICAP 28

Figure 18 : Architecture matérielle pour la reconfiguration via le port ICAP 28

Figure 19 : L' Interface de configuration du Virtex-II Pro et ses registres 30

Figure 20 : Flot de conception Standard pour les FPGAs 35

Figure 21 : Vue au niveau TOP d'un design modulaire 36

Figure 22 : Le flot Modular Design pour la reconfiguration partielle 37

Figure 23 : Passage d'un Top à un autre par reconfiguration partielle 38

Figure 24 : Etude de cas de l'auto-reconfiguration 40

Figure 25 : Vue schématique de la carte de developement Virtex-II ProTM de Memec 41

Design

Figure 26 : Architecture du systeme a processeur 44

Figure 27 : Structure des répertoires du Projet 44

Figure 28 : Flot de conception de l'ensemble de la plateforme 54

Figure 29 : Vue physique de la carte Virtex-II Por de Memec Design 56

Figure 30 : SOC hétérogène 58

Liste des tables

Table 1 : Comparatif des caractéristiques de différentes implémentations 15

Table 2 : FPGAs de la famille Virtex-II Pro et leurs principales ressources 19

Table 3 : Répartition des ressources en frames dans les FPGAs Virtex-II Pro 28

Table 4 : Taille des données de configuration dans la série Virtex-II pro 28

Table 5 : Fonctions permettant lire et écrire en mémoire de configuration via le port 28

ICAP

Table 6 : Principaux fichiers générés au déroulement du Modular Design Flow 29

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