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Mise en oeuvre de l'auto-reconfiguration partielle et dynamique sur FPGA Xilinx Virtex-II pro

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par Guy WASSI
Université Pierre et Marie Curie (Paris VI Jussieu) - Master informatique industrielle et systèmes automatisés 2005
  

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4. DIFFICULTES RENCONTREES , CONCLUSION ET PERSPECTIVES

4.1 Difficultés rencontrées

4.1.1 Les restrictions physiques à la reconfiguration partielle des FPGAs Xilinx

- La mémoire de configuration du Virtex-II Pro est certes accessible de façon aléatoire, mais la plus petite unité adressable est non pas un mot, mais est une frame entière. Une frame occupe toute la hauteur du FPGA. Un CLB est constitué de plusieurs colonnes de frames. Les CLBs sont ainsi configurables en colonnes, et un module occupe toujours toute la hauteur du FPGA. Sa largeur minimale doit être de 4 CLBs.

- Un module ne peut utiliser que les ressources (CLB, BRAMs, multiplieurs) se trouvant dans sa zone. Ces ressources même si elles ne sont pas effectivement utilisées sont perdues pour les autres modules.

- Un module ne peut utiliser que les pins du FPGA se trouvant dans sa zone. En conséquence, il empêche à priori à un autre module l'utilisation des ressources connectées au FPGA par des pins situés dans sa zone. Les connexions entre les broches du FPGA et les composants (périphériques, port série, port Ethernet, LEDs, Switches, écran LCD, mémoires, etc....) situés dans le voisinage du FPGA sont figées. En effet les cartes de développement actuellement disponibles n'offrent pas de flexibilité de connexion. Par exemple avec la carte Memec Design ci-dessous figure 29, le module ppc_subsystem intégrant le processeur ne pouvait être connecté ni au port RS-232, ni à la mémoire SDRAM 32 Mo disponibles sur la carte. Nous avons eu recours à une carte d'extension P160 Com enfichable sur les slots d'extension de la carte et possédant un port RS-232 et une mémoire SRAM 1 Mo supplémentaires.

La flexibilité gagnée dans la reconfiguration partielle et dynamique des modules est sérieusement entamée d'une part par la consommation élevée en ressources logiques d'un design partiellement reconfigurable, et d'autre part par l'absence sur le marché des cartes de développement adaptées à ce genre de conception.

Figure 29 : Vue physique de la carte Virtex-II Pro de Memec Design

4.1.2 Les outils

L'une des difficultés à mettre en oeuvre la reconfiguration partielle et surtout l'auto reconfiguration est que les outils ne soient pas au point pour automatiser ce processus.

Ces outils ne sont simplement pas adaptés aux exigences de la méthode. C'est pourquoi de nombreux bugs survenant lors du développement sont généralement autant dus aux erreurs de conception qu'à l'outil de conception lui-même. Fort heureusement les outils Xilinx éliminent des nombreux bugs logiciels au fur et à mesure des versions. De même, quelques forums d'échanges d'expériences sur la mise en oeuvre de la reconfiguration partielle existent sur le net , le plus fournis étant le forum partial-reconfig1 hébergé par un serveur de l' ITEE2.

1 http://www.itee.uq.edu.au/~listarch/partial-reconfig/

2 School of ITEE Information Technology & Electrical Engineering, University of Queensland, Brisbane - Australia.

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